O projeto de hardware para sistemas de processamento digital de sinais tem recebido atenção considerável nas últimas décadas. o crescimento da demanda por arquiteturas com alta eficiência energética, segurança e alto nível de paralelismo elevou o interesse em circuitos aritméticos baseados em sistemas de representação numérica não convencionais. um destes sistemas é o residue number system (rns), o qual oferece soluções arquiteturais com alta velocidade de computação efetuando cálculos livres de carry. a técnica consiste na decomposição de um número inteiro em um conjunto de valores independentes, também chamados de resíduos. com estes é possível realizar operações como adição, multiplicação, acumulação e subtração, de forma paralela. sistemas rns são frequentemente interfaceados com sistemas binários comuns. neste sentido, dada a necessidade de troca de informações entre as porções binária e rns, tem-se como interface entre blocos, um conversor binário para rns como entrada, também chamado de conversor direto, e um conversor rns para binário como elemento de saída, intitulado de conversor reverso. o objetivo deste trabalho é propor uma arquitetura eficiente a qual poderá ser aplicável tanto na implementação de conversores rns diretos e reversos, como também em operações aritméticas modulares existentes em aplicações de dsp (digital signal processing). a proposta baseia-se em uma nova tendência de solução a qual faz uso de unidades aritméticas compressoras sendo implementadas de forma similar à uma árvore de wallace. tal tendência também traz a reinserção de bits de carry-out à própria árvore, com o intuito de evitar o uso de lookup tables, o qual apresenta aumento exponencial em área à medida que utiliza-se um número de bits. tais arquiteturas terão foco em conjuntos modulares 2n±k os quais encontram-se fora da faixa de uso convencional baseada nos valores 2n, 2n - 1, 2n + 1, com o intuito de futuras investigações de aplicações com ampla faixa dinâmica. resultados experimentais demonstram possíveis ganhos no atraso de computação de até 12% nas distintas comparações entre o método desenvolvido e circuitos do estado da arte. por fim, com as arquiteturas construídas, foi realizada uma nova proposta de seleção de conjuntos modulares a partir da fatoração da propriedade ¿_(i=1)^m¦¿m_i=2^¿– 1¿. é demonstrado que tal fatoração pode proporcionar balanceamento entre canais aritméticos e conversores reversos por meio da aplicação de pipeline e prover possíveis ganhos de área e atraso quando comparado à conjuntos de módulos comumente empregados em projetos rns.